Ang kalainan tali sa DDR4 ug DDR5 RAM anaa sa katulin ug kapabilidad
Sumala sa JEDEC, ang sunod nga henerasyon nga DDR5 random access memory (RAM) mahimong doble nga paspas kaysa karon nga DDR4 RAM kung kini gipagawas.
Gipahibalo sa JEDEC nga kini magtapos sa mga sumbanan sa DDR5 usahay sa 2018, ug ang organisasyon nag-ingon nga ang DDR5 magdoble sa bandwidth ug density sa DDR4, ug moabut uban ang pagtaas sa kahusayan sa kuryente.
Bisan kung ang sumbanan mahimong opisyal sa sunod tuig, ang bag-ong henerasyon dili andam alang sa mga tiggama hangtod pagkahuman sa 2020.
Angay nga hinumdoman nga ang sumbanan sa DDR4 natapos sa 2012, apan hangtod sa 2015, kung ang mga processor ug SoC kinahanglan nga i-update aron masuportahan kini.
Unsa ang DDR5
GDDR5 (Dual Graphics Data Rate Bersyon 5) Ang SDRAM usa ka matang sa high-performance DRAM graphics card nga gidisenyo alang sa high-bandwidth nga mga aplikasyon sa kompyuter.
Sama sa gisundan niini, ang GDDR4, gibase kini sa GDDR5 SDRAM DDR3 nga adunay doble nga linya sa datos kaysa sa DDR2 SDRAM, apan kini usab adunay GDDR5 nga 8-bit nga lapad nga prefetch buffer nga parehas sa GDDR4. Ang GDDR5 SGRAM nagsunod sa mga sumbanan nga gihisgutan sa GDDR5 nga detalye sa JEDEC. Gigamit niini ang interface sa arkitektura nga prefetch nga DDR 8N aron makab-ot ang taas nga pasundayag ug operasyon nga mahimong ma-configure nga modagan sa 32 x o 16 x (clamshell) mode nga nakit-an sa panahon sa pagsugod sa aparato. Ang interface sa transportasyon sa GDDR5 2 adunay 32-bit nga orasan nga pulong kada siklo (WCK) pagsulat sa datos ngadto/gikan sa I/O nga mga pin. Ang katugbang nga pag-access naglangkob sa -8N prefetch,
O pagsulat o pagbasa, gikan sa CK 2 data transfer cycle sa usa ka 256-bit nga lapad nga orasan. Ang internal memory core adunay walo ka WCK data transfer sa tunga nga siklo nga katumbas sa 32-bit nga gilapdon sa I/O pins.
Ang kalainan tali sa DDR4 ug DDR5
Ang GDDR5 nagtrabaho uban ang lainlaing klase sa orasan. Ang clock difference command (CK) isip reperensiya sa adres ug command inputs, isulat ang clock difference (WCK) isip reperensiya nga mobasa ug mosulat. Aron mahimong mas tukma, ang target sa SGRAM GDDR5 nga mga orasan, matag usa niini gibutang sa duha ka byte.
Ang WCK naglihok sa doble nga frequency sa CK. Ang pagkuha sa GDDR5 nga adunay 5 Gbit/s data rate kada pin isip pananglitan, ang CK clock moandar sa 1.25 GHz ug WCK sa 2.5 GHz.
Ang mga orasan sa CK ug WCK ipahiangay sa panahon sa pagsugod ug pagbansay sa pagkasunod-sunod. Kini nga pagkaangay makapaarang sa pagbasa ug pagsulat nga adunay gamay nga latency. Single 32-bit GDDR5 ug Pin Pins, ang among mga aplikasyon nagpakita ug nagsampol sa GDDR5, ug nagpakita sa usa ka papel sa mga teknolohiya luyo sa GDDR5
. Niadtong Mayo 10, 2008, gipahibalo ni Kimunda ang mga volume sa produksiyon sa 512 GDDR5 modules nga gi-rate sa 3.6 Gbit/s (900 MHz), 4.0 Gbit/s (1 GHz), ug 4.5 Gbit/s (1.125 GHz). Alang sa dugang impormasyon, bisitaha Wikipedia
